삼성전자, 패키징 기술 한계 돌파…12단 적층기술 개발
초정밀 기술 머리카락 굵기 1/20 수준 전기통로 6만개
삼성전자가 업계 최초로 D램 12개를 쌓아 수직으로 연결하는 반도체 패키징 기술을 개발했다. 반도체 패키징 기술에서도 초격차 전략을 이어가고 있다.
`12단 3차원 실리콘 관통전극(3D-TSV)이라 불리는 이 기술은 선을 이용해 칩을 연결하는 대신 반도체 칩 위 아래에 머리카락 굵기의 20분의 1수준인 수 마이크로미터 직경의 전자 이동 통로(TSV) 6만개를 만들어 오차 없이 연결하는 첨단 패키징 기술이다.
이 기술은 종이(100㎛)의 절반 이하 두께로 가공한 D램 칩 12개를 쌓아 수직으로 연결하는 고도의 정밀성이 필요해 반도체 패키징 기술 중 가장 난이도가 높다. 선으로 연결하는 것보다 신호를 주고받는 시간이 짧아져 속도와 소비전력을 획기적으로 개선할 수 있다.
특히 D램 8개를 쌓은 8단 제품과 동일한 두께를 유지하면서 12개의 D램 칩을 쌓아, 고객들은 별도의 시스템 디자인 변경 없이 보다 높은 성능의 차세대 고용량 제품을 사용할 수 있게 됐다. 또 고대역폭 메모리에 `12단 3D-TSV` 기술을 적용해 기존 8단에서 12단으로 높임으로써 용량을 1.5배 증가시킬 수 있다.
최신 16GB D램 칩에 이 기술을 적용하면 업계 최대 용량인 24GB HBM(고대역폭 메모리, High Bandwidth Memory) 제품도 구현할 수 있다. 이는 현재 주력으로 양산 중인 8단 8GB 제품보다 3배 늘어난 용량이다.
백홍주 삼성전자 DS부문 TSP총괄 부사장은 "인공지능, 자율주행, HPC(High-Performance Computing) 등 다양한 응용처에서 고성능을 구현할 수 있는 최첨단 패키징 기술이 날로 중요해지고 있다"며 "기술의 한계를 극복한 혁신적인 `12단 3D-TSV 기술`로 반도체 패키징 분야에서도 초격차 기술 리더십을 이어가겠다"라고 말했다.
관련뉴스
