<'단독주택'→'고층아파트' 칩 설계로 기술한계 극복>

3D 메모리 시대 개막…"5년내 테라비트 낸드 상용화될 것"

삼성전자[005930]가 첫 양산을 시작한 Ɖ차원 수직구조 낸드플래시'는 반도체 미세화 기술이 봉착한 한계를 혁신적인 칩 설계를 통해 극복할 수 있는 길을 제시했다는 점에서 의미가 큰 것으로 평가된다.

지금까지 양산된 낸드플래시 메모리는 40여년 전 개발된 수평 구조(플로팅 게이트)의 칩 설계 기술에 기반을 두고 있다.

수평 구조에서 원가경쟁력을 좌우하는 칩의 집적도를 높이려면 수십억, 수백억개의 데이터 저장소(셀)를 더 작게 만들고 배선을 더 얇게 할 수밖에 없다.

낸드플래시는 현재 회로 선폭이 사람 머리카락 굵기의 5천분의 1 크기인 20나노미터(nm·1nm = 10억분의 1ｍ)급 제품이 주력이고, 집적도를 2배로 높인 10나노급제품이 막 개발된 상태다.

하지만 배선 간격이 너무 좁아지자 셀 사이에 간섭 현상이 생기면서 미세화 기술은 한계에 부딪힌 상태다.

이런 상황에서 삼성전자는 칩 설계를 수평에서 수직 구조(3D V-낸드)로 바꾸는발상의 전환을 통해 기술적 한계를 피할 길을 찾았다.

쉽게 표현하면 더 많은 사람(데이터)을 수용하기 위해 여러 채의 단층 단독주택을 더 작게 촘촘히 짓던 것을, 고도 제한이 없는 고층의 아파트로 대체한 것과 같다.

삼성전자가 이번에 내놓은 제품은 24층 아파트에 해당하는 24단 적층구조로 집적도는 10나노급 제품과 맞먹는다.

이 같은 수직 구조의 제품을 양산하는 데는 얇은 회로기판을 먼저 쌓고 위에서아래로 수십억 개의 미세한 구멍(채널홀)을 뚫어 전극을 연결하는 에칭(식각) 기술이 핵심이라는 게 삼성전자의 설명이다.

이는 200미터 높이의 빌딩 옥상에서 지상까지 직경 5ｍ짜리 구멍 수십억 개를뚫는 것에 비유할 수 있다.

삼성전자는 공정 기술만 뒷받침된다면 회로기판을 필요한 만큼 쌓아올릴 수 있기 때문에 집적도를 높이는 데 사실상 한계가 없다고 밝혔다.

특히 종전 방식은 미세 공정을 업그레이드할 때마다 매번 막대한 설비투자 비용이 들어가는 반면 새로운 방식은 적층 기술만 개발하면 기존 생산장비를 거의 그대로 사용하면서도 집적도를 높일 수 있어 비용 면에서 훨씬 효율적이다.

이 같은 수직 구조 칩 설계와 공정이 정착되면서 메모리 반도체 생산기술은 대전환을 맞을 것으로 기대된다.

무엇보다 미세화 기술의 한계 때문에 지체됐던 대용량화가 빠르게 진행되면서대용량 낸드플래시의 상용화가 앞당겨질 것이란 관측이 나온다.

삼성전자 메모리사업부 플래시개발실장 최정혁 전무는 "V-낸드(수직구조 낸드플래시)는 적층기술 개발에 따라 계속 발전 가능하다"며 "1테라비트(Tb) 낸드플래시가상용화되는 데는 5년 정도 걸릴 것으로 본다"고 말했다.

1Tb는 삼성전자가 양산하는 업계 최대 128Gb(기가비트) 낸드플래시의 8배에 해당하는 용량이다.

abullapia@yna.co.kr(끝)<저 작 권 자(c)연 합 뉴 스. 무 단 전 재-재 배 포 금 지.>