삼성전자가 2027년 파운드리(반도체 수탁생산) 공정에 후면전력공급(BSPDN) 기술을 도입한다. BSPDN은 칩 상단에 들어가는 전력 배선을 하단에 배치해 저항을 줄이고 전력 효율성을 높이는 기술이다. BSPDN이 적용되면 삼성전자는 칩 크기를 17% 줄이고 전력 효율은 15% 높일 수 있다. 경쟁사인 TSMC와 인텔도 BSPDN 도입을 추진 중이다. 파운드리 기업 간 BSPDN 기술 경쟁이 뜨거워질 것으로 전망된다.
22일 반도체업계에 따르면 삼성전자는 2027년 2나노미터(㎚·1㎚=10억분의 1m) 공정에 BSPDN을 적용할 계획이다. 이성재 삼성전자 파운드리사업부 상무는 이날 서울 잠실동 롯데호텔에서 열린 ‘지멘스 EDA 포럼 2024’에서 “BSPDN 기술을 적용한 2㎚ 공정에서 만든 칩은 전면에 전력 배선을 넣은 칩보다 면적을 17% 줄이는 게 가능하다”고 말했다. 삼성전자 파운드리사업부 임원이 대외 행사에서 자사 BSPDN 성능을 언급한 것은 이번이 처음이다.
반도체 기업들은 신호를 전달하는 회로가 그려진 칩 상단에 전력 라인을 함께 배치한다. 면적을 많이 차지할 뿐만 아니라 전력과 신호 라인이 겹치면서 병목현상이 발생하기 쉽다. 배선이 복잡해지고 칩 크기를 줄이기 어려워진다는 문제도 있다.
개선책으로 떠오른 게 BSPDN이다. 칩 후면에서 전력 배선을 배치한 게 핵심이다. 전력 효율성을 높이는 동시에 반도체 성능도 끌어올릴 수 있다. 다만 후면에 배치하기 때문에 칩을 더 얇게 제작해야 하고 별도의 패키징 과정이 필요하다는 것은 기술적인 극복 과제로 꼽힌다.
삼성전자뿐만 아니라 인텔과 TSMC도 연구개발(R&D)에 적극적이다. 인텔은 ‘파워비아’로 이름 지은 BSPDN 기술을 이르면 올해 ‘20A(2㎚)’ 파운드리 공정에 적용한다. TSMC도 2026년부터 2㎚ 공정에 BSPDN을 도입할 계획인 것으로 알려졌다.
황정수 기자 hjs@hankyung.com
22일 반도체업계에 따르면 삼성전자는 2027년 2나노미터(㎚·1㎚=10억분의 1m) 공정에 BSPDN을 적용할 계획이다. 이성재 삼성전자 파운드리사업부 상무는 이날 서울 잠실동 롯데호텔에서 열린 ‘지멘스 EDA 포럼 2024’에서 “BSPDN 기술을 적용한 2㎚ 공정에서 만든 칩은 전면에 전력 배선을 넣은 칩보다 면적을 17% 줄이는 게 가능하다”고 말했다. 삼성전자 파운드리사업부 임원이 대외 행사에서 자사 BSPDN 성능을 언급한 것은 이번이 처음이다.
반도체 기업들은 신호를 전달하는 회로가 그려진 칩 상단에 전력 라인을 함께 배치한다. 면적을 많이 차지할 뿐만 아니라 전력과 신호 라인이 겹치면서 병목현상이 발생하기 쉽다. 배선이 복잡해지고 칩 크기를 줄이기 어려워진다는 문제도 있다.
개선책으로 떠오른 게 BSPDN이다. 칩 후면에서 전력 배선을 배치한 게 핵심이다. 전력 효율성을 높이는 동시에 반도체 성능도 끌어올릴 수 있다. 다만 후면에 배치하기 때문에 칩을 더 얇게 제작해야 하고 별도의 패키징 과정이 필요하다는 것은 기술적인 극복 과제로 꼽힌다.
삼성전자뿐만 아니라 인텔과 TSMC도 연구개발(R&D)에 적극적이다. 인텔은 ‘파워비아’로 이름 지은 BSPDN 기술을 이르면 올해 ‘20A(2㎚)’ 파운드리 공정에 적용한다. TSMC도 2026년부터 2㎚ 공정에 BSPDN을 도입할 계획인 것으로 알려졌다.
황정수 기자 hjs@hankyung.com
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